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机译:高吞吐量块Turbo解码:从全并行架构到FPGA原型
Leroux, Camille; Jego, Christophe; ADDE, Patrick; JEZEQUEL, Michel;
机译:用于产品代码Turbo解码的全并行架构
机译:在FPGA上实现具有单个交织器的LTE Turbo解码并行架构
机译:图形处理单元上块Turbo码的高通量解码
机译:适用于5G无线的高吞吐量FPGA QC-1DPC解码器架构。
机译:EDSSA:基于OpenCL的FPGA平台上的编码器 - 解码器语义分段网络加速器
机译:高吞吐量块turbo解码:从全并行架构到FpGa原型设计
机译:作为优化被编码的数据块的大小的方式,事实是,它被押在设备空重复解码上,以便顺序地对设备进行编码的数据的turbo合成代谢数据块进行重复解码,以对数据块进行解码。编码方式,以便重复解码数据块,这种方式可以优化已编码数据块的大小,具有早期大小并由turbo编码器,编码/解码系统对设备进行编码
机译:FPGA装置和方法,包括用于实现配置逻辑块的可变粒度功能架构和用于在配置逻辑块之间提供可配置路由的互补可变长度互连架构
机译:DUT FPGA一种测试架构,具有基于FPGA的硬件加速器模块,可独立测试多个器件
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